因为CMOS传输过程中是通过栅极连接的，MOS管Gate端绝缘，电流接近0，Ri = Ui / ig = 无穷大。电压在传输过程中不取电流值，所以在静态过程中（处于0或1状态）是几乎没有功耗的。
但是为了让芯片能够实现高频动作，会通过掺杂工艺降低管子的导通阈值，降低管子的传输延时，从而实现高速翻转。但是使用低阈值管（Lvt）会导致芯片在Standby待机状态时，管子不能完全截止，产生漏电流，带来不小的静态功耗。P漏 = I_leak * Vdd
后端在综合时按照时序约束，会在难以收束路径上使用低阈值管，但是增加了面积和功耗。
现在由于芯片频率的要求越来越高，芯片规模越来越大，静态功耗所占总功耗的比例也越来越大。
CMOS的主要功耗来自于动态功耗，即在0，1跳变过程中，处于1/2vdd位置的尖峰电流带来的导通功耗。
导通功耗是电流对时间的积分。导通功耗 Pt = Cpd f Vdd²
f是电路频率，即表示尖峰电流的个数。
Vdd是电源电压
在0，1转换过程中，还会对后级的等效电容充，放电，会在导通电阻上产生一定的负载功耗。
当Vi从1→0，VDD通过Tp向CL充电，T1上产生电流ip
当Vi从0→1，CL通过T2放电，在T2上产生电流in
可得到负载功耗 Pt = CL f Vdd²
f是电路频率，即表示尖峰电流的个数。
Vdd是电源电压。
动态功耗的降低：
作为前端设计者，在RTL设计时
1，使用流水线设计PipeLine，保证功能以及时序的前提减少在一个周期内逻辑翻转的数量。
2，注意电路设计中不要出现竞争-冒险现象。
3，在某些模式下，部分模块可以待机的话，固定输入值让内部不发生翻转。
如果觉得《为什么说CMOS电路功耗低？》对你有帮助，请点赞、收藏，并留下你的观点哦！
